超大规模集成电路系统导论：逻辑 电路与系统设2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载

超大规模集成电路系统导论：逻辑 电路与系统设PDF格式电子书版下载

注意：本站所有压缩包均有解压码： 点击下载压缩包解压工具

第1章 绪论1

1.1 VLSI简介1

1.1.1简介1

1.1.2 VLSI电路的基本特征3

1.1.3 VLSI电路设计中存在的问题6

1.1.4 VLSI经济学9

1.2开关MOS晶体管11

1.2.1nMOS晶体管11

1.2.2 pMOS晶体管12

1.2.3 CMOS传输门13

1.2.4简单开关逻辑设计14

1.2.5 CMOS逻辑设计规则17

1.3 VLSI设计与制造24

1.3.1设计技术24

1.3.2单元设计30

1.3.3 CMOS工艺34

1.3.4 CMOS版图35

1.3.5版图设计规则37

1.4数字系统的实现方法38

1.4.1未来趋势38

1.4.2实现方式39

1.5小结40

参考文献41

习题42

第2章 MOS晶体管基础46

2.1半导体基础46

2.1.1本征半导体46

2.1.2非本征半导体49

2.1.3载流子输运过程52

2.2 pn结54

2.2.1 pn结54

2.2.2金属-半导体结59

2.3 MOS晶体管理论60

2.3.1 MOS系统60

2.3.2 MOS晶体管工作原理65

2.3.3 MOS晶体管的I- V特性66

2.3.4按比例缩小理论69

2.4 MOS晶体管的高级特性72

2.4.1 MOS晶体管的非理想特性72

2.4.2阈值电压效应74

2.4.3泄漏电流76

2.4.4短沟道I- V特性80

2.4.5温度效应83

2.4.6 MOS晶体管的限制83

2.5 SPICE和建模85

2.5.1SPICE简介85

2.5.2二极管模型93

2.5.3 MOS晶体管模型94

2.6小结96

参考文献97

习题98

第3章 CMOS集成电路制造101

3.1基本工艺101

3.1.1热氧化101

3.1.2掺杂工艺102

3.1.3光刻105

3.1.4薄膜去除113

3.1.5薄膜淀积116

3.2各种材料及其应用120

3.2.1绝缘体120

3.2.2半导体122

3.2.3导体123

3.3工艺集成124

3.3.1 FEOL125

3.3.2 BEOL133

3.3.3后端工艺141

3.4先进CMOS工艺和器件144

3.4.1先进CMOS工艺器件144

3.4.2先进CMOS工艺150

3.5小结151

参考文献152

习题155

第4章 版图设计156

4.1版图设计规则156

4.1.1版图设计的基本概念156

4.1.2基本结构的版图161

4.1.3高级版图设计讨论165

4.1.4相关CAD工具167

4.2 CMOS闩锁及其预防168

4.2.1 CMOS闩锁168

4.2.2闩锁的预防170

4.3版图设计172

4.3.1单元概念172

4.3.2基本版图设计176

4.4复杂逻辑门的版图设计方法180

4.4.1源/漏共享180

4.4.2欧拉路径法181

4.4.3版图设计小结185

4.5小结186

参考文献187

习题187

第5章 延迟模型和路径延迟优化190

5.1 MOS晶体管的电阻和电容190

5.1.1 MOS晶体管的电阻190

5.1.2 MOS晶体管的电容192

5.2传输延迟与延迟模型198

5.2.1电压电平与噪声容限198

5.2.2与时序相关的基本术语199

5.2.3传输延迟201

5.2.4单元延迟模型207

5.2.5 Elmore延迟模型213

5.3路径延迟优化215

5.3.1驱动较大容性负载216

5.3.2路径延迟优化216

5.3.3逻辑功效和路径延迟优化221

5.4小结226

参考文献226

习题227

第6章 功耗与低功耗设计230

6.1功耗230

6.1.1功耗的组成部分230

6.1.2动态功耗231

6.1.3设计裕度233

6.1.4确定导线宽度234

6.2低功耗逻辑设计原则236

6.2.1基本原则236

6.2.2降低电压摆幅236

6.2.3减少转换操作238

6.2.4减小开关电容241

6.3低功耗逻辑架构241

6.3.1流水线技术241

6.3.2并行处理技术243

6.4功率管理243

6.4.1基本技术243

6.4.2动态功率管理249

6.5小结252

参考文献252

习题254

第7章 静态逻辑电路255

7.1基本静态逻辑电路255

7.1.1静态逻辑电路的类型255

7.1.2 CMOS反相器256

7.1.3与非门261

7.1.4或非门264

7.1.5基本门尺寸266

7.2单轨逻辑电路270

7.2.1 CMOS逻辑电路270

7.2.2基于TG的逻辑电路272

7.2.3有比逻辑电路275

7.3双轨逻辑电路281

7.3.1共源共栅电压开关逻辑（CVSL）281

7.3.2互补传输晶体管逻辑（CPL）284

7.3.3 DCVSPG286

7.3.4双传输晶体管逻辑（DPL）288

7.4小结289

参考文献290

习题291

第8章 动态逻辑电路294

8.1动态逻辑简介294

8.1.1 MOS管开关294

8.1.2基本动态逻辑298

8.1.3局部放电冒险302

8.1.4动态逻辑电路类型303

8.2动态逻辑的非理想效应304

8.2.1开关的泄漏电流305

8.2.2电荷注入和电容耦合305

8.2.3电荷损失效应308

8.2.4电荷共享效应310

8.2.5电源噪声312

8.3单轨动态逻辑313

8.3.1多米诺逻辑313

8.3.2 np多米诺逻辑318

8.3.3两相不交叠时钟模式318

8.3.4时钟延迟多米诺逻辑321

8.3.5条件电荷管理器323

8.4双轨动态逻辑324

8.4.1双轨多米诺逻辑325

8.4.2动态CVSL325

8.4.3基于读出放大器的动态逻辑327

8.5钟控CMOS逻辑328

8.5.1钟控单轨逻辑329

8.5.2钟控双轨逻辑333

8.6小结333

参考文献334

习题336

第9章 时序逻辑设计340

9.1时序逻辑基础340

9.1.1霍夫曼模型340

9.1.2基本存储器件342

9.1.3亚稳态和冒险343

9.1.4仲裁器345

9.2存储元件346

9.2.1静态存储元件346

9.2.2动态存储单元358

9.2.3脉冲调制锁存器364

9.2.4准动态触发器365

9.2.5低功耗触发器366

9.3钟控系统中的时序问题368

9.3.1触发器系统的时序问题368

9.3.2时钟偏移370

9.3.3锁存器系统的时序问题372

9.3.4脉冲锁存器（Pulsed-Latch）系统的时序问题375

9.4流水线系统376

9.4.1流水线系统分类376

9.4.2同步流水线377

9.4.3异步流水线379

9.4.4波形流水线380

9.5小结382

参考文献382

习题384

第10章 数据通路设计388

10.1基本组合元件388

10.1.1译码器388

10.1.2编码器390

10.1.3多路选择器393

10.1.4多路分配器395

10.1.5幅值比较器397

10.2基本的时序元件398

10.2.1寄存器399

10.2.2移位寄存器399

10.2.3计数器400

10.2.4序列发生器402

10.3移位器404

10.3.1基本移位操作404

10.3.2移位器的实现方法405

10.4加法/减法408

10.4.1基本全加器408

10.4.2 n位加法器/减法器409

10.4.3并行前置加法器419

10.5乘法425

10.5.1无符号乘法器425

10.5.2有符号乘法器431

10.6除法435

10.6.1不恢复除法435

10.6.2不恢复除法的实现方法437

10.7小结438

参考文献439

习题441

第11章 存储器445

11.1简介445

11.1.1存储器分类445

11.1.2存储器结构447

11.1.3存储器存取时序449

11.2静态随机存取存储器450

11.2.1RAM核结构450

11.2.2 SRAM的工作原理458

11.2.3行译码器460

11.2.4列译码器/多路选择器464

11.2.5读出放大器466

11.2.6 ATD电路和时序的产生471

11.3动态随机存取存储器472

11.3.1单元结构472

11.3.2存储阵列结构475

11.4只读存储器476

11.4.1或非型ROM477

11.4.2与非型ROM478

11.5非易失性存储器479

11.5.1闪存480

11.5.2其他非易失性存储器485

11.6其他存储器件488

11.6.1内容寻址存储器488

11.6.2寄存器文件491

11.6.3双端口RAM493

11.6.4可编程逻辑阵列494

11.6.5 FIFO497

11.7小结498

参考文献499

习题502

第12章 设计方法和实现方式504

12.1设计方法和实现架构504

12.1.1系统级设计504

12.1.2 RTL级设计506

12.1.3实现架构508

12.2综合流程509

12.2.1一般综合流程509

12.2.2 RTL综合流程510

12.2.3物理综合流程511

12.3数字系统的实现方式512

12.3.1基于平台实现的系统512

12.3.2 ASIC515

12.3.3现场可编程器件518

12.3.4实现方式的选择521

12.4实例研究——简单启动/停止定时器523

12.4.1设计要求523

12.4.2基于μP的设计524

12.4.3基于FPGA的设计525

12.4.4基于单元的设计526

12.5小结528

参考文献528

习题529

第13章 互连线530

13.1 RLC寄生器件530

13.1.1电阻530

13.1.2电容534

13.1.3电感537

13.2互连线和仿真模型539

13.2.1互连线模型539

13.2.2仿真模型540

13.3互连线的寄生效应542

13.3.1 RC延迟542

13.3.2电容耦合效应545

13.3.3 RLC效应548

13.4传输线模型549

13.4.1无损传输线549

13.4.2有损传输线553

13.4.3传输线终端554

13.5高级专题556

13.5.1自定时再生器（STR）556

13.5.2片上网络557

13.5.3考虑互连线的逻辑功效557

13.6小结559

参考文献559

习题561

第14章 电源分布和时钟设计563

14.1电源分布网络563

14.1.1电源分布网络设计中的问题563

14.1.2电源分布网路566

14.2时钟产生和分配网络569

14.2.1时钟系统架构569

14.2.2时钟产生电路570

14.2.3时钟分配网络572

14.3锁相环/延迟锁定回路575

14.3.1电荷泵PLL575

14.3.2全数字PLL582

14.3.3延迟锁定回路584

14.4小结586

参考文献586

习题588

第15章 输入/输出模块和ESD保护网络589

15.1普通芯片结构589

15.1.1普通芯片结构简介589

15.1.2常规考虑590

15.2输入缓冲器591

15.2.1施密特电路591

15.2.2电平转换电路595

15.2.3差分缓冲器596

15.3输出驱动器/缓冲器598

15.3.1唯nMOS缓冲器598

15.3.2三态缓冲器设计599

15.3.3双向I/O电路600

15.3.4驱动传输线601

15.3.5同步转换噪声602

15.4静电放电保护网络604

15.4.1 ESD模型和设计问题604

15.4.2常规ESD保护网络605

15.4.3 ESD保护网络606

15.5小结610

参考文献610

习题611

第16章 测试、验证和可测性设计612

16.1 VLSI测试简介612

16.1.1验证测试612

16.1.2晶圆测试614

16.1.3器件测试615

16.2故障模型616

16.2.1故障模型616

16.2.2故障检测619

16.3自动测试信号产生620

16.3.1测试向量620

16.3.2路径敏化621

16.4可测性电路设计623

16.4.1特定法624

16.4.2扫描路径法625

16.4.3内建自测试627

16.4.4边界扫描标准——IEEE 1149.1631

16.5系统级测试632

16.5.1 SRAM BIST和March测试632

16.5.2核测试634

16.5.3 SoC测试635

16.6小结636

参考文献636

习题638

附录A Verilog HDL/SystemVerilog简介640

术语表678