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第1章 数字系统设计概述1

1.1 数字系统的基本概念1

1.2 数字系统的设计方法4

1.2.1 三类常用芯片4

1.2.2 数字系统的设计过程5

1.3 EDA技术基础7

1.3.1 硬件描述语言HDL8

1.3.2 EDA软件开发工具10

1.3.3 EDA芯片的设计开发流程11

习题12

第2章 数字技术基础13

2.1 数制与编码13

2.1.1 进位计数制13

2.1.2 数制转换15

2.1.3 几种常用的编码17

2.2 逻辑代数20

2.2.1 基本逻辑运算20

2.2.2 复合逻辑运算23

2.2.3 逻辑函数27

2.2.4 逻辑代数的基本定律、规则和公式30

2.2.5 逻辑函数的标准形式32

2.3 逻辑函数的化简35

2.3.1 代数法化简逻辑函数36

2.3.2 卡诺图法（图解法）化简逻辑函数38

2.3.3 含有任意项的逻辑函数化简46

2.4 逻辑门电路48

2.4.1 逻辑门电路概述48

2.4.2 TTL集成逻辑门52

2.4.3 CMOS电路60

习题66

第3章 Verilog HDL语法基础70

3.1 Verilog HDL程序的基本结构70

3.1.1 Verilog HDL设计风格70

3.1.2 Verilog HDL模块结构73

3.2 Verilog HDL基本语法76

3.2.1 分隔符、标识符和关键字76

3.2.2 常量77

3.2.3 变量80

3.3 Verilog HDL运算符83

3.4 Verilog HDL常用建模方式88

3.4.1 Verilog HDL门级建模88

3.4.2 Verilog HDL数据流建模91

3.4.3 Verilog HDL行为建模93

3.5 模块化的电路设计100

3.5.1 分层次电路设计100

3.5.2 任务和函数的使用102

3.5.3 编译预处理命令104

习题106

第4章 组合逻辑电路108

4.1 组合逻辑电路概述108

4.2 组合逻辑电路分析108

4.2.1 组合逻辑电路分析方法108

4.2.2 简单组合逻辑电路分析举例109

4.3 组合逻辑电路设计111

4.3.1 用中小规模集成电路设计组合逻辑电路112

4.3.2 用Verilog HDL设计组合逻辑电路的方法112

4.3.3 组合逻辑电路设计举例113

4.4 常用组合逻辑电路121

4.4.1 加法器121

4.4.2 编码器126

4.4.3 译码器132

4.4.4 数据选择器和数据分配器144

4.4.5 数值比较器153

4.4.6 奇偶产生／校验电路157

4.5 组合电路中的竞争与险象161

4.5.1 竞争与险象的概念161

4.5.2 险象分类162

4.5.3 险象的判别164

4.5.4 险象的消除165

习题167

第5章 时序逻辑电路170

5.1 时序逻辑电路概述170

5.1.1 时序逻辑电路的特点170

5.1.2 时序逻辑电路的分类171

5.2 集成触发器171

5.2.1 触发器的工作原理172

5.2.2 常用触发器176

5.2.3 各种类型触发器的相互转换189

5.3 时序逻辑电路分析191

5.3.1 同步时序逻辑电路分析192

5.3.2 异步时序逻辑电路分析195

5.4 时序逻辑电路的设计方法198

5.4.1 同步时序逻辑电路的传统设计方法199

5.4.2 异步时序逻辑电路的传统设计方法213

5.4.3 用Verilog HDL描述时序逻辑电路216

5.5 常用时序电路及其应用222

5.5.1 计数器222

5.5.2 寄存器243

习题262

第6章 可编程逻辑器件267

6.1 可编程逻辑器件概述267

6.1.1 可编程逻辑器件的概念267

6.1.2 可编程逻辑器件的发展历程268

6.1.3 可编程逻辑器件的分类269

6.2 PLD的编程元件270

6.2.1 熔丝型开关270

6.2.2 浮栅型编程元件271

6.2.3 SRAM编程元件274

6.3 简单PLD的原理与结构275

6.3.1 PLD的阵列图符号275

6.3.2 可编程逻辑阵列PLA277

6.3.3 可编程阵列逻辑PAL278

6.3.4 通用阵列逻辑GAL280

6.4 复杂可编程逻辑器件CPLD282

6.4.1 CPLD的原理与结构282

6.4.2 CPLD器件实例283

6.5 现场可编程门阵列FPGA288

6.5.1 FPGA的原理与结构288

6.5.2 FPGA器件实例290

6.6 CPLD和FPGA的编程299

6.6.1 在系统可编程技术299

6.6.2 JTAG边界扫描测试技术301

习题305

第7章 Verilog HDL综合设计实例307

7.1 分频器的设计307

7.1.1 偶数分频器307

7.1.2 奇数分频器311

7.1.3 半整数分频器315

7.2 乐曲播放器317

7.2.1 时钟信号发生器模块318

7.2.2 音频产生器模块319

7.2.3 乐曲存储模块322

7.2.4 乐曲控制模块330

7.2.5 乐曲播放器顶层模块331

7.3 电子表332

7.3.1 时钟调校及计时模块332

7.3.2 整数分频模块335

7.3.3 时钟信号选择模块336

7.3.4 七段显示模块337

7.3.5 顶层模块的实现339

7.4 VGA控制器339

7.4.1 VGA显示原理339

7.4.2 VGA控制信号发生器342

7.4.3 像素点RGB数据输出模块354

7.4.4 顶层模块的设计与实现355

7.4.5 RGB模拟信号的产生357

7.5 简单模型机设计357

7.5.1 指令系统设计357

7.5.2 数据通路设计362

7.5.3 系统各功能模块设计364

7.5.4 指令时序设计374

7.5.5 控制器设计378

习题391

第8章 QuartusⅡ开发环境简介392

8.1 QuartusⅡ简介392

8.1.1 Quartus软件的版本392

8.1.2 QuartusⅡ软件的主要特性392

8.1.3 QuartsⅡ软件的开发流程393

8.2 QuartusⅡ开发环境的建立396

8.2.1 系统配置要求396

8.2.2 QuartusⅡ软件的下载396

8.2.3 QuartusⅡ软件的安装397

8.2.4 安装下载线缆驱动程序400

8.3 QuartusⅡ软件的开发过程402

8.3.1 建立新项目402

8.3.2 设计输入407

8.3.3 编译412

8.3.4 功能仿真413

8.3.5 时序仿真420

8.3.6 工程配置及引脚分配421

8.3.7 器件编程和配置426

习题429

参考文献430