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第一部分 MACH器件1

第1章 MACH 1，2系列器件3

1．1 MACH 1，2系列器件的主要特点3

1．2 MACH 1，2系列器件的结构5

1．3 MACH 1，2系列器件的功能配置9

1．4 MACH 1，2系列器件的命名和特性12

第2章 MACH 4系列器件23

2．1 MACH 4系列器件的主要特点23

2．2 MACH 4系列器件的结构24

2．3 MACH 4系列器件的功能配置33

2．4 MACH 4系列器件的命名和特性37

第3章 MACH 5系列器件47

3．1 MACH 5系列器件的主要特点47

3．2 MACH 5系列器件的结构49

3．3 MACH 5系列器件的功能配置53

3．4 MACH 5系列器件的命名和特性55

第二部分 Synario开发软件67

第4章 Synario软件概述69

4．1 可编程IC设计69

4．2 怎样使用工程项目引导器70

4．3 可编程IC设计的一般步骤82

4．4 如何获得帮助84

5．1 层次式设计的方法86

第5章 层次式设计与混合式设计86

5．2 如何在电原理图中规定一个底层模块88

5．3 如何在VHDL模块中规定一个底层模块90

5．4 如何在ABEL-HDL模块中规定一个底层模块92

5．5 层次式设计的注意事项93

5．6 混合设计输入95

第三部分 电原理图方式设计97

第6章 电原理图概述99

6．1 符号99

6．2 连线（网线和总线）101

6．5 文字说明102

6．6 命名设计文件102

6．4 图片102

6．3 I/O标记102

6．7 保存电原理图或符号103

6．8 自动生成符号103

第7章 电原理图的属性105

7．1 属性概述105

7．2 设定属性值106

7．3 定义属性106

7．4 属性的有关注意事项107

第8章 电原理图设计的其它问题109

8．1 精通与诀窍109

8．2 疑难解答112

8．4 提示和错误信息113

8．3 电原理图与网表的关系113

8．5 网络操作114

第四部分 ABEL文本方式设计115

第9章 ABEL-HDL概述117

9．1 什么是ABEL-HDL？117

9．2 使用ABEL-HDL源文件的设计117

9．3 建立一个由ABEL-HDL源文件组成的PLD设计120

9．4 建立一个CPLD的层次式ABEL-HDL设计122

第10章 ABEL-HDL语言结构126

10．1 基本语法126

10．2 基本结构145

11．1 ABEL-HDL中的层次156

第11章 ABEL-HDL设计考虑156

11．2 节点瓦解158

11．3 引脚到引脚的语言特征158

11．4 在寄存器型设计中的引脚到引脚描述与详细描述159

11．5 使用低电平有效的说明164

11．6 极性控制166

11．7 触发器方程167

11．8 反馈的考虑——点扩展名167

11．9 使用随意值（Don t Care）进行优化171

11．10 “异或”方程式173

11．11 状态机175

11．12 使用“补充”阵列183

11．13 ABEL-HDL和真值表185

第12章 ABEL-HDL编译190

12．1 与结构独立的编译190

12．2 PLD的ABEL-HDL编译190

12．3 CPLD的ABEL-HDL编译198

第13章 ABEL-HDL仿真202

13．1 方程式仿真202

13．2 JEDEC仿真204

13．3 波形观察206

第五部分 VHDL文本方式设计213

第14章 VHDL概述215

14．1 VHDL简介215

14．3 VHDL基本单元216

14．2 VHDL设计描述的结构216

14．4 VHDL语句219

14．5 数据对象220

14．6 数据类型222

14．7 运算符226

14．8 VHDL的属性227

第15章 面向模拟的VHDL设计描述229

15．1 VHDL模拟简介229

15．2 VHDL模拟器Vsystem的安装229

15．3 测试基准的命名规则229

15．4 模拟器的启动229

15．5 VHDL测试基准纵缆231

16．1 组合逻辑电路的描述239

第16章 面向综合的VHDL设计描述239

16．2 条件选择逻辑的描述245

16．3 复制逻辑的描述247

16．4 时序逻辑的描述250

16．5 有限状态机的描述257

第17章 怎样控制VHDL描述的实现265

17．1 使用枚举类型265

17．2 输出使能的描述267

17．3 输出极性的控制268

17．4 反馈路径的控制269

17．5 选择基本数据类型270

17．6 随意项的综合272

17．7 使用器件的适配属性273

第18章 VHDL数据通路综合278

18．1 数据通路部件的推断278

18．2 数据通路推断的控制279

18．3 推断支持的限制279

18．4 数据通路宏功能块推断实例280

18．5 有关推断的细节282

18．6 有关例化的细节284

第19章 VHDL层次化设计管理290

19．1 大型设计的管理290

19．2 使用程序包293

19．4 VHDL和电原理图配合使用295

19．3 使用设计库295

第20章 VHDL实例指导298

20．1 引言298

20．2 实例1：CNTBUF300

20．3 实验2：LIMITCNT310

20．4 VHDL设计中的注意事项321

第六部分 MACH器件设计工具套件327

第21章 MACH器件工具套件概述329

21．1 工具套件的使用（设计过程）329

21．2 MACH的帮助文件332

21．3 MACH器件工具套件的文件组织332

21．4 文件扩展名333

22．1 总的设计策略336

第22章 MACH器件的设计336

22．2 ABEL-HDL点扩展名337

22．3 设计技术说明339

22．4 MACH器件特性340

22．5 设计策略346

第23章 仿真350

23．1 功能仿真350

23．2 布线后仿真354

第24章 设计处理356

24．1 设定选择项356

24．2 处理过程357

25．2 失配原因与解决办法359

25．1 正确选择器件359

第25章 故障与调试359

第26章 报告文件363

26．1 运行时间文件363

26．2 标题364

26．3 方程式364

26．4 方案365

26．5 引脚输出图366

26．6 连线表366

26．7 统计摘要366

26．8 器件资源利用率367

26．10 信号目录369

26．9 划分与组合369

26．11 扇出表格370

26．12 功耗表格371

26．13 块配置表格371

附录A ABEL-HDL语言参考手册373

A．1 .ext（点扩展名）373

A．2 =（常量说明）381

A．3 ′attr′（信号属性）382

A．4 @directive（命令）382

A．5 ABEL语句索引390

附录B VHDL基础知识422

B．1 用VHDL建立电路模型422

B．2 标识符的命名规则424

B．3 面向模拟器的某些特性425

B．4 对象427

B．5 数据类型428

B．6 类型转换432

B．7 词法单元434

B．8 属性436

B．9 表达式与运算符438

B．10 设计库441

B．11 程序包444

B．12 行为描述445

B．13 结构描述456

B．14 重载460

B．15 VHDL保留字461

B．16 VHDL语法索引462

附录C Verilog仿真468

C．1 Verilog语言概述469

C．2 举例说明测试装置472

C．3 用工程项目引导器建立测试装置的说明477

C．4 使用基本时钟479

C．5 顺序和并行语句块480

C．6 使用信号的并置481

C．7 使用“文本替代”命令482

C．8 使用“任务”（Task）482

附录D MACH器件的JTAG标准及ISP技术484