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第1章 ASIC概述1

1.1 ASIC概念2

1.2 ASIC设计方法3

1.3 ASIC设计流程4

1.3.1 设计需求分析4

1.3.2 模块设计及验证5

1.3.3 逻辑综合及验证6

1.3.4 版图设计6

1.3.5 参数提取与静态时序分析6

1.3.6 物理验证7

1.4 集成电路设计工具7

1.4.1 EDA公司简介7

1.4.2 设计流程各阶段所用工具8

1.5 全书架构10

第2章 Verilog HDL基础及实验环境11

2.1 Verilog HDL硬件描述语言11

2.1.1 Verilog HDL语法基础12

2.1.2 Verilog HDL模块设计24

2.1.3 Verilog HDL测试程序建模方法33

2.1.4 Verilog HDL的编写技巧38

2.2 ASIC设计工具运行环境40

2.2.1 Linux组成结构40

2.2.2 环境变量设置43

2.2.3 Linux相关命令45

第3章 中央处理器48

3.1 CPU概述48

3.2 CPU的指令系统49

3.2.1 指令的基本格式49

3.2.2 指令分类50

3.2.3 寻址方式52

3.2.4 指令周期54

3.3 CPU的功能实现55

3.3.1 存储器55

3.3.2 程序计数器55

3.3.3 指令寄存器56

3.3.4 地址多路选择器56

3.3.5 算术逻辑单元57

3.3.6 累加器57

3.3.7 状态控制器58

3.3.8 CPU59

第4章 RISC＿CPU RTL级设计及仿真60

4.1 RISC CPU设计流程60

4.2 RTL编译与仿真工具使用60

4.3 RTL级设计与仿真62

4.3.1 选择器设计62

4.3.2 程序计数器设计64

4.3.3 指令寄存器设计66

4.3.4 算术逻辑单元设计69

4.3.5 存储器设计72

4.3.6 设计时序逻辑时采用阻塞赋值与非阻塞赋值的区别75

4.3.7 状态控制器设计77

4.3.8 CPU集成设计及验证81

第5章 电路综合86

5.1 逻辑综合86

5.1.1 逻辑综合定义86

5.1.2 数字同步电路模型86

5.1.3 时序驱动电路设计89

5.1.4 综合的三个阶段和综合的层次90

5.2 基于Design Compiler的逻辑综合流程92

5.2.1 逻辑综合流程92

5.2.2 设置库文件92

5.2.3 读入设计文件94

5.2.4 施加设计约束94

5.2.5 定义环境属性97

5.2.6 综合及结果输出98

5.2.7 结果分析99

5.2.8 综合后仿真101

5.3 综合实验102

5.3.1 建立工作目录102

5.3.2 设置工作环境103

5.3.3 添加PAD104

5.3.4 编写综合脚本105

5.3.5 综合的执行106

5.3.6 综合结果分析106

5.3.7 门级电路仿真109

第6章 版图设计110

6.1 版图设计定义及内容110

6.1.1 版图设计定义110

6.1.2 版图设计的输入输出110

6.1.3 版图设计用到的库文件111

6.2 基于IC Compiler的版图设计流程113

6.2.1 ICC的启动和关闭114

6.2.2 数据准备115

6.2.3 布图规划115

6.2.4 布局118

6.2.5 时钟树综合118

6.2.6 布线119

6.2.7 参数提取和后仿真120

6.2.8 物理验证121

6.3 版图设计实验121

6.3.1 实验内容和目的121

6.3.2 实验指导121

附录一 Verilog语言要素135

附录二 各阶段常用命令使用说明148

附录三 Linux常用命令及说明153

参考文献157