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第1章　概论1

1.1　半导体工业1

1.2　电子设计自动化2

1.2.1 EDA抽象（设计）层次2

1.2.2 EDA设计流程3

1.2.3 自顶向下还是自底向上6

1.2.4 EDA技术的发展6

1.3 HDL基础7

1.3.1 HDL的产生与发展7

1.3.2　基于HDL的设计流程8

1.3.3 VHDL和Verilog HDL10

1.3.4　初学者的困惑13

1.4　专用集成电路（ASIC）15

1.4.1　什么是ASIC15

1.4.2 ASIC的类型16

第2章　软件工具21

2.1　综合软件Synplify21

2.1.1 Synplify介绍21

2.1.2 Synplify对FPGA的设计流程21

2.1.3 Synplify用户界面22

2.1.4　使用Synplify进行综合23

2.2　仿真软件ModelSim30

2.2.1 ModelSim介绍30

2.2.2 ModelSim用户界面30

2.2.3　使用ModelSim进行仿真31

2.3　集成开发工具QuartusII38

2.3.1 QuartusII介绍38

2.3.2 QuartusII软件设计流程39

2.3.3 QuartusII用户界面40

2.3.4 QuartusII使用方法41

第3章　VHDL语言基础55

3.1　VHDL程序基本结构55

3.1.1 实体55

3.1.2　结构体56

3.2 VHDL的库和包58

3.2.1 VHDL库的种类和使用58

3.2.2　程序包59

3.3 VHDL的基本词法60

3.3.1　标识符60

3.3.2　数据对象61

3.3.3　数据类型64

3.4.4　运算符68

第4章　VHDL模型描述方法71

4.1　行为模型71

4.1.1　进程语句71

4.1.2　变量赋值语句72

4.1.3　信号赋值语句72

4.1.4 WAIT语句73

4.1.5 IF语句74

4.1.6　CASE语句76

4.1.7 NULL语句78

4.1.8 LOOP语句79

4.1.9 EXIT语句81

4.1.10 NEXT语句81

4.2　数据流模型82

4.2.1　并行信号赋值语句82

4.2.2　条件信号赋值语句83

4.2.3　选择信号赋值语句85

4.2.4　块语句87

4.2.5　并发行和顺序性讨论89

4.3　结构化模型90

4.3.1　元件声明91

4.3.2　元件例化91

4.3.3　重复元件的描述95

第5章　Verilog HDL基础97

5.1　语法规则97

5.1.1　空白和注释97

5.1.2　数字表示99

5.1.2　标识符和关键字99

5.2　数据类型102

5.2.1　数值逻辑（Value Logic）102

5.2.2　线网和寄存器（Nets＆Registers）102

5.2.3　存储器（Memories）103

5.2.4　参数（Parameters）103

5.2.5　整数与时间（Integers＆Times）104

5.2.6　实数（Real Numbers）104

5.3　语法表达104

5.3.1　运算符104

5.3.2　运算符的优先级108

5.3.3　有符号数的表示108

5.3.4　表达式的比特宽度110

5.3.5　位选取110

5.3.6　信号提取111

5.4 Verilog HDL的基本结构112

5.4.1　模块112

5.4.2　语句组113

5.4.3　模块的实例化114

第6章　Verilog HDL模型描述方法116

6.1　持续赋值116

6.2　阻塞赋值与非阻塞赋值117

6.2.1　从一个建议开始117

6.2.2　组合逻辑117

6.2.3　时序逻辑119

6.2.4　建议并不是规定121

6.3 Verilog HDL中的延时121

6.3.1 实际中的延时122

6.3.2　持续赋值语句中的延时123

6.3.3　过程赋值语句中的延时123

6.3.4　时间刻度126

6.4　if...else...语句128

6.4.1　不完整的语句引入锁存器129

6.4.2　条件表达式130

6.5 case语句131

6.5.1 casex与casez131

6.5.2 case语句的优先级132

6.6　循环语句134

6.6.1 while循环134

6.6.2 forever循环134

6.6.3 repeat循环135

6.6.4 for循环135

6.7　任务136

6.7.1　任务的格式136

6.7.2　用任务表达组合逻辑137

6.7.3　用任务表达时序逻辑139

6.8　函数140

6.8.1　函数的格式140

6.8.2　函数只用于描述组合逻辑141

第7章　RTL建模指导143

7.1 RTL介绍143

7.1.1 什么是RTL，为什么是RTL143

7.1.2　综合工具在做什么143

7.2　常用组合逻辑的RTL建模方法144

7.2.1 多路选择器144

7.2.2　编码译码器145

7.2.3　三态信号与双向端口150

7.3　常用时序逻辑的RTL建模方法152

7.3.1　触发器152

7.3.2　计数器156

7.3.3　并串转换器165

7.4　有限状态机设计169

7.4.1 Moore状态机169

7.4.2 Mealy状态机175

7.4.3　状态编码181

第8章　实用设计范例186

8.1　任意整数分频器186

8.1.1　原理说明186

8.1.2　参考代码186

8.1.3　仿真验证190

8.2　键盘消抖模块设计192

8.2.1　原理说明192

8.2.2　参考代码193

8.2.3　仿真验证196

8.3　实用的UART收发模块199

8.3.1　原理说明199

8.3.2　参考代码200

8.3.3　仿真验证210

8.4　控制器接口逻辑212

8.4.1　原理说明212

8.4.2　参考代码214

8.4.3　仿真验证217

8.5　线性反馈移位寄存器设计219

8.5.1 原理说明219

8.5.2　参考设计222

8.5.3　仿真验证224

8.6　循环冗余校验227

8.6.1 原理说明227

8.6.2　参考设计227

8.6.3　仿真验证233

参考文献238

附录　光盘说明239