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第1章 Verilog HDL概述1

1.1Verilog HDL简介1

1.2 Verilog HDL的历史1

1.3 Verilog HDL和VHDL的比较2

1.4计算机辅助设计的概况3

1.5目前的集成电路设计4

1.5.1第一步：详细说明5

1.5.2第二步：寄存器传输级（RTL）编码6

1.5.3第三步：TestBench与仿真7

1.5.4第四步：综合7

1.5.8第八步：布局后时序分析8

1.5.7第七步：后端报告（BACK ANNOTATION）8

1.5.6第六步：自动布局布线（APR）8

1.5.5第五步：初步时序分析8

1.5.9第九步：逻辑验证9

1.6IP复用技术及SoC概况9

1.6.1IP复用技术9

1.6.2 SoC的概况10

1.7小结11

第2章 Verilog HDL语言的语法12

2.1标识符和关键字12

2.2系统任务和系统函数13

2.2.1 display和write任务13

2.2.2monitor任务15

2.2.3 strobe任务15

2.2.4文件输入／输出任务17

2.2.5模拟时间函数19

2.2.6模拟控制任务21

2.2.7随机函数21

2.3编译指令22

2.3.1？define和？undef23

2.3.2？ifdef、？else和？endif24

2.3.3？default nettype25

2.3.4？include25

2.3.5？resetall27

2.3.6？timescale27

2.3.7？unconnected_drive和？nounconnected_drive28

2.3.8？celldefine和？endcelldefine28

2.5数值和字符串29

2.4空白符和注释29

2.6线网类型31

2.7寄存器类型33

2.8门类型35

2.9操作符36

2.9.1算术操作符37

2.9.2关系操作符38

2.9.3相等关系操作符39

2.9.4逻辑操作符39

2.9.5按位操作符40

2.9.6归约操作符41

2.9.7移位操作符42

2.9.9连接操作符43

2.9.8条件操作符43

2.9.10复制操作符44

2.9.1 1操作符优先级44

2.10小结45

第3章 行为语句46

3.1过程语句46

3.1.1 initial语句46

3.1.2 always语句47

3.2条件语句51

3.2.1if-else语句51

3.2.2条件操作符53

3.3 case语句53

3.3.1case语句54

3.3.2 casez和casex语句57

3.3.3 case语句和if-else-if语句的比较57

3.4循环语句58

3.4.1forever循环语句58

3.4.2 repeat语句59

3.4.3 while语句60

3.4.4 for语句61

3.4.5循环的异常退出62

3.5事件控制63

3.6持续赋值66

3.7过程赋值语句68

3.7.1 Verilog HDL的层次化事件队列69

3.7.2阻塞赋值的一般用法70

3.7.3非阻塞赋值的一般用法72

3.7.4阻塞赋值和非阻塞赋值的比较75

3.7.5阻塞赋值和非阻塞赋值的混合使用79

3.8小结80

第4章 结构化建模81

4.1两种设计方法82

4.2模块83

4.3端口84

4.4模块的示例化84

4.5模块的参数化85

4.6关于结构化的一个实例87

4.7小结90

5.1概述91

第5章 门级与开关级建模91

5.2门级基元92

5.2.1多输入门92

5.2.2多输出门94

5.2.3三态门95

5.3开关级基元96

5.3.1 MOS开关96

5.3.2双向开关97

5.4门级建模98

5.5开关级建模101

5.5.1强度的定义101

5.5.2开关级建模的示例102

5.6小结103

第6章 用户自定义基元（UDP）104

6.1 UDP的定义104

6.1.1 UDP头部105

6.1.2 UDP端口声明105

6.1.3时序UDP的初始化语句105

6.1.4 UDP的状态表格105

6.2组合UDP106

6.3时序UDP108

6.3.1电平敏感的时序UDP108

6.3.2边沿敏感的时序UDP109

6.3.3混合时序UDP111

6.4小结112

第7章 复杂建模113

7.1数组的示例113

7.2延时114

7.2.1赋值语句中的延时115

7.2.2门和线网的延时116

7.2.3最小延时、最大延时和典型延时117

7.3函数和任务118

7.3.1任务119

7.3.2可重入任务121

7.3.3函数122

7.3.4函数和任务的比较123

7.4.1作用域124

7.4.2层次名124

7.4作用域和层次名124

7.5握手协议127

7.5.1等待语句128

7.5.2握手协议实例128

7.6流水线设计130

7.6.1一个简单的流水线实例131

7.6.2流水线之间的同步操作133

7.7小结134

第8章 功能验证135

8.1为模块建立测试台137

8.2一个简单的TestBench137

8.3读写文本文件中的测试矢量139

8.3.3修改后的TestBench140

8.3.1读取文本文件140

8.3.2写入文本文件140

8.4其他测试信号的产生143

8.4.1时钟信号的产生143

8.4.2复位信号的产生145

8.5两种测试方法学的简介145

8.5.1基于模拟的验证146

8.5.2半形式化验证148

8.6小结149

第9章 综合与设计150

9.1综合中特殊的几类语句150

9.1.1always语句150

9.1.2 if语句153

9.1.3 case语句156

9.1.4 full case160

9.1.5 parallel case161

9.2时钟162

9.3锁存器和触发器164

9.3.1锁存器164

9.3.2触发器（flip-flop）166

9.4同步行为和异步行为169

9.5组合逻辑和时序逻辑173

9.6毛刺及其消除方法174

9.7模块的划分与综合178

9.8可综合的描述风格179

9.9小结182

10.1.1组合逻辑电路的基本特征与设计介绍183

第10章 数字电路的设计与技巧183

10.1组合逻辑电路的设计与描述183

10.1.2多路选择器185

10.1.3编码器187

10.1.4优先级编码器187

10.1.5译码器188

10.1.6比较器190

10.1.7 ALU191

10.2时序逻辑电路设计和描述193

10.2.1时序逻辑电路的基本特征193

10.2.2寄存器193

10.2.3线性反馈移位寄存器（LSFR）194

10.2.4计数器199

10.2.5资源的仲裁器（arbiter）202

10.2.6乘法器206

10.3有限状态机的设计与描述212

10.3.1 Moore有限状态机212

10.3.2 Mealy有限状态机213

10.3.3混合有限状态机215

10.3.4状态的描述217

10.3.5状态机的设计风格219

10.3.6有限状态机的复位228

10.3.7有限状态机中的毛刺231

10.3.8状态机实例分析233

10.4小结249

11.2Harvard结构的RISC_CPU简介250

第11章 基于Harvard结构的RISC_CPU设计250

11.1概述250

11.3 RSIC CPU的体系结构251

11.4算术逻辑运算部件253

11.5寄存器文件255

11.6译码部件258

11.7 CPU顶层模块262

11.7.1取指令部件262

11.7.2特殊寄存器部件263

11.7.3数据通路263

11.8 RISC CPU的IP核验证279

11.9 RISC CPU的综合及前仿302

11.10小结306