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第1章 FPGA/CPLD简介1

1.1 可编程逻辑设计技术简介1

1.1.1 可编程逻辑器件发展简史1

1.1.2 可编程逻辑器件的分类2

1.2 FPGA/CPLD的基本结构2

1.2.1 FPGA的基本结构3

1.2.2 CPLD的基本结构6

1.2.3 FPGA和CPLD的比较8

1.3 FPGA/CPLD的设计流程10

1.4 FPGA/CPLD的常用开发工具13

1.5 下一代可编程逻辑设计技术展望16

1.5.1 下一代可编程逻辑器件硬件上的发展趋势17

1.5.2 下一代EDA软件设计方法发展趋势24

1.6 小结27

1.7 问题与思考28

第2章 Lattice可编程逻辑器件的结构和特点29

2.1 CPLD器件29

2.1.1 ispMACH 4000 CPLD的结构和特点30

2.1.2 未来CPLD的替代产品MachXO31

2.1.3 MachXO2系列器件35

2.2 FPGA器件35

2.2.1 非易失（Non-Volatile）XP/XP2系列FPGA36

2.2.2 高性价比的ECP2M/ECP3系列FPGA40

2.2.3 即将面世的ECP4系列FPGA43

2.3 可编程数模混合器件44

2.3.1 可编程电源管理芯片的结构和特点44

2.3.2 可编程时钟管理芯片的结构和特点48

2.4 小结50

2.5 问题与思考51

第3章 ispLEVER FPGA开发流程入门52

3.1 ispLEVER FPGA开发流程概述52

3.2 ispLEVER的安装和在线更新53

3.2.1 ispLEVER的安装53

3.2.2 ispLEVER许可证的获取和设置57

3.2.3 ispLEVER 8.0的在线更新59

3.3 设计输入：异步FIFO的设计60

3.3.1 异步FIFO规格定义61

3.3.2 异步FIFO方案设计62

3.3.3 异步FIFO上板测试方案设计63

3.4 ispLEVER工程管理65

3.5 FIFO的功能仿真69

3.6 综合（Synthesis）73

3.7 数据库生成（Build Database）74

3.8 设计约束75

3.9 映射（MAP）79

3.10 布局布线（Place＆Route）81

3.11 静态时序分析83

3.12 时序仿真84

3.13 生成位流文件87

3.14 下载调试87

3.15 小结97

3.16 问题与思考98

第4章 ispLEVER FPGA开发流程进阶99

4.1 ispLEVER软件的选择99

4.2 综合（Synthesis）高级选项设置100

4.2.1 综合流程的选择101

4.2.2 综合选项列表102

4.2.3 综合选项的选择105

4.3 网表转换（Build Database）选项设置109

4.4 映射（MAP）选项设置111

4.5 布局布线（Place＆Route）选项设置116

4.5.1 布局布线概述117

4.5.2 布局布线可配置选项119

4.5.3 布局过程和不同算法122

4.5.4 布线过程和不同算法124

4.5.5 多种子运行考虑129

4.5.6 拥塞设计131

4.5.7 保持时间违例自动修正133

4.6 FPGA设计约束136

4.6.1 FPGA设计约束的表现形式136

4.6.2 Design Planner集成环境概述137

4.6.3 Design Planner各种设计约束说明138

4.7 下载文件约束154

4.8 FPGA设计检查156

4.8.1 【Project Summary】报告157

4.8.2 【Synthesis and Ngdbuild Report】报告157

4.8.3 【Build Database Report】报告161

4.8.4 【Map Report】报告161

4.8.5 【Map Trace Report】报告163

4.8.6 【Place＆Route Report】报告163

4.8.7 【PAD Specification File】报告164

4.8.8 【Place＆Route TRACE Report】报告165

4.8.9 【I/O SSO Analysis Report】报告165

4.9 FPGA设计工程管理165

4.9.1 ispLEVER工程版本发布166

4.9.2 个性化环境设置168

4.9.3 Search Path和Verilog Variables的设置170

4.10 小结171

4.11 问题与思考172

第5章 Lattice常用辅助设计工具173

5.1 设计规划（Design Planner）174

5.1.1 启动Design Planner174

5.1.2 Spreadsheet View176

5.1.3 Package View175

5.1.4 Pre-Mapped View178

5.1.5 Post-Mapped View183

5.1.6 Floorplan View183

5.1.7 Physical View186

5.1.8 Path Tracer189

5.1.9 Timing Analyzer191

5.2 EPIC193

5.2.1 启动EPIC193

5.2.2 EPIC的设计检查功能195

5.2.3 EPIC的ECO功能199

5.3 EBR初始化工具和初始化文件生成工具208

5.4 静态时序分析211

5.4.1 fMAX分析213

5.4.2 tCO分析214

5.4.3 tSU、tHD分析215

5.4.4 tP2P分析215

5.4.5 tPD分析215

5.5 功耗计算器（Power Calculator）216

5.5.1 功耗计算的相关概念216

5.5.2 功耗计算器的操作217

5.6 保持时间违例自动修正（Auto Hold Time Correction）221

5.7 时钟加速（Clock Boosting）222

5.8 输出IBIS模型223

5.9 反标管脚信息（Backannotate Assignments）223

5.10 小结223

5.11 问题与思考224

第6章 Lattice FPGA/CPLD的加载配置225

6.1 常见的加载配置方法225

6.1.1 JTAG加载配置方法227

6.1.2 CPU模拟JTAG口进行远程在线加载230

6.1.3 Slave-Serial加载方法234

6.1.4 SPI串行Flash加载方法238

6.2 加载配置文件的类型和生成方法243

6.3 Lattice CPLD/FPGA的高级加载配置特性246

6.3.1 双启动246

6.3.2 非易失器件的SDM248

6.3.3 加载过程中I/O的锁定和配置248

6.3.4 透明在线升级TFR251

6.3.5 加密特性252

6.3.6 休眠与激活252

6.4 ispVM加载配置软件的使用方法252

6.4.1 双启动的加载253

6.4.2 TFR加载255

6.5 小结257

6.6 问题与思考257

第7章 Lattice IP开发工具258

7.1 IP的基本概念、Lattice可用的IP分类258

7.1.1 可参数化模块259

7.1.2 ispLEVER Core IP260

7.1.3 ispLEVER Core第三方IP262

7.1.4 参考设计262

7.1.5 嵌入式CPU263

7.2 IPexpress——Lattice的IP管理和开发工具263

7.2.1 IPexpress的启动263

7.2.2 IPexpress的使用264

7.2.3 IPexpress中IP列表的下载和更新268

7.3 使用Lattice可参数化模块、IP的设计流程269

7.3.1 模块和IP的例化270

7.3.2 模块和IP的仿真271

7.3.3 ispLEVER Core IP的评估模式276

7.4 在ModelSim中编译和添加Lattice仿真库277

7.4.1 编译Verilog仿真库文件278

7.4.2 编译VHDL仿真库文件283

7.4.3 ispLEVER提供的加密、已编译仿真库285

7.4.4 让ModelSim启动时默认调用Lattice器件仿真库286

7.4.5 在ModelSim中进行后仿真287

7.5 小结289

7.6 问题与思考289

第8章 第三方EDA工具290

8.1 第三方EDA工具综述290

8.2 仿真的概念291

8.2.1 仿真简介291

8.2.2 仿真的切入点292

8.3 ModelSim仿真工具294

8.3.1 ModelSim仿真工具的不同版本294

8.3.2 ModelSim的图形用户界面295

8.3.3 ModelSim仿真的基本步骤309

8.3.4 ModelSim仿真操作实例323

8.3.5 ModelSim仿真工具部分高级应用330

8.4 Active-HDL仿真工具338

8.4.1 Active-HDL仿真工具的不同版本340

8.4.2 Active-HDL的图形用户界面概述342

8.4.3 Active-HDL的基本仿真步骤344

8.5 Synplify/Synplify Pro综合工具369

8.5.1 Synplify/Synplify Pro的功能与特点369

8.5.2 Synplify Pro的用户界面375

8.5.3 Synplify Pro综合流程378

8.6 小结400

8.7 问题与思考400

第9章 Lattice系列FPGA开发系统402

9.1 评估板综述402

9.2 ECP3评估板404

9.2.1 LFE3-95E-SP-EVN405

9.2.2 LFE3-150EA-IO-EVN406

9.2.3 LFE3-95E-V-EVN408

9.3 ECP2M评估板410

9.3.1 LFE2M35(50)E-P4-EV410

9.3.2 LFE2M35(50)E-S-EV411

9.3.3 LFE2M35E-V-EV413

9.4 ECP2评估板414

9.4.1 LFE2-50E-H-EV415

9.4.2 LFE2-50E-L-EV416

9.4.3 LFE2-50E-D-EV418

9.5 SC/M评估板419

9.5.1 LFSC25E-H-EV420

9.5.2 LFSC25E-P1-EV421

9.5.3 LFSC80E-P4-EV423

9.6 XP2评估板424

9.7 XP评估板426

9.8 ECP/EC评估板427

9.9 XO评估板及其他评估板428

9.10 小结430

9.11 问题与思考430