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第1章 硬件描述语言1

1.1 什么是硬件描述语言HDL1

1.2 基本逻辑电路的HDL1

1.2.1 与门逻辑电路的描述1

1.2.2 与非门逻辑电路的描述4

1.2.3 非门逻辑电路的描述5

1.2.4 或门逻辑电路的描述6

1.2.5 或非门逻辑电路的描述6

1.3 逻辑仿真7

1.2.6 缓冲器逻辑电路的描述7

1.3.1 顶层模块的编写8

1.3.2 寄存器定义8

1.3.3 线网定义8

1.3.4 底层模块的调用9

1.3.5 输入信号波形的描述9

1.3.6 二与门逻辑电路的仿真结果10

第2章 仿真器的获取、安装及运行11

2.1 如何得到ISE WebPACK ModelSim XE仿真器？11

2.2 通过网站下载和安装ISE WebPACK ModelSim XE仿真器11

2.3 建立一个新的工程文件20

2.4 一个最简单的仿真实例21

第3章 组合逻辑电路31

3.1 数据选择器31

3.1.1 2-1数据选择器的描述31

3.1.2 真值表和逻辑表达式31

3.1.3 2-1数据选择器的Verilog-HDL描述32

3.1.4 4-1数据选择器的逻辑电路33

3.1.5 4-1数据选择器的Verilog-HDL描述33

3.1.6 条件操作符的使用方法34

3.1.7 数据选择器的行为描述方式35

3.1.8 case语句的使用方法36

3.1.9 if_else语句的使用方法37

3.1.10 function函数38

3.1.11 用于仿真的顶层模块38

3.1.12 数据选择器的仿真结果39

3.2 数据比较器41

3.2.1 最简单的数据判断方法41

3.2.2 2位数据比较器41

3.2.3 2位数据比较器的Verilog-HDL描述42

3.2.4 数据比较器的数据宽度扩展45

3.2.5 全比较器的Verilog-HDL描述47

3.3.1 二进制编码器49

3.3 编码器49

3.3.2 二进制编码器的Verilog-HDL描述50

3.4 译码器52

3.4.1 BCD码译码器52

3.4.2 非完全描述的逻辑函数和逻辑表达式的简化53

3.4.3 BCD码译码器的Verilog-HDL描述55

3.4.4 BCD码译码器的仿真结果56

4.1.1 异步RS触发器的逻辑符号57

4.1.2 异步RS触发器的Verilog-HDL描述57

4.1 异步RS触发器57

第4章 触发器57

4.1.3 异步RS触发器的仿真结果59

4.1.4 always块语句59

4.2 同步RS触发器60

4.2.1 同步RS触发器的逻辑符号60

4.2.2 同步RS触发器的Verilog-HDL描述61

4.2.3 同步RS触发器的仿真结果62

4.3 异步T触发器62

4.3.1 异步T触发器的逻辑符号62

4.3.2 异步T触发器的Verilog-HDL描述63

4.4.1 同步T触发器的逻辑符号64

4.3.3 异步T触发器的仿真结果64

4.4 同步T触发器64

4.4.2 同步T触发器的Verilog-HDL描述65

4.4.3 同步T触发器的仿真结果66

4.5 同步D触发器66

4.5.1 同步D触发器的逻辑符号66

4.5.2 同步D触发器的Verilog-HDL描述67

4.5.3 同步D触发器的仿真结果68

4.6 带有复位端的同步D触发器68

4.6.1 带有复位端的同步D触发器的逻辑符号68

4.6.2 带有复位端的同步D触发器的Verilog-HDL描述69

4.6.3 带有复位端的同步D触发器的仿真结果70

4.7 同步JK触发器70

4.7.1 同步JK触发器的逻辑符号70

4.7.2 同步JK触发器的Verilog-HDL描述72

4.7.3 同步JK触发器的仿真结果73

第5章 时序逻辑电路74

5.1 寄存器74

5.1.1 寄存器的组成原理74

5.1.2 寄存器的Verilog-HDL描述75

5.1.3 寄存器的仿真结果76

5.2 移位寄存器77

5.2.1 串行输入并行输出移位寄存器的组成77

5.2.2 并行输入串行输出移位寄存器的组成78

5.2.3 移位寄存器的Verilog-HDL描述79

5.2.4 移位寄存器的仿真结果81

5.3 计数器82

5.3.1 二进制非同步计数器82

5.3.2 四进制非同步计数器82

5.3.3 下降沿触发型的计数器及2N进制非同步计数器的组成84

5.3.4 非同步计数器的Verilog-HDL描述85

5.3.5 多层次结构的Verilog-HDL设计87

5.3.6 非同步计数器的仿真结果88

5.3.7 同步计数器89

5.3.8 同步计数器的Verilog-HDL描述90

5.3.9 同步任意进制计数器的Verilog-HDL描述91

5.3.10 同步计数器的仿真结果92

第6章 基于Verilog-HDL的硬件电路的实现95

6.1 硬件系统设计到实现的基本流程95

6.2.1 Xilinx下载电缆的连接方法97

6.2.2 下载接口电路的组成97

6.2 下载电缆的制作97

6.2.3 制作中需要注意的事项99

6.3 JTAG标准99

6.3.1 何为JTAG99

6.3.2 JTAG的信号线及功能100

6.4 Xilinx公司的CPLD100

6.4.1 何为CPLD100

6.4.2 XC9500系列101

6.5.1 如何将仿真与硬件联系起来103

6.5.2 WebPACK Project Navigator编译实例103

6.5 WebPACK Project Navigator的使用方法103

6.5.3 编译结果的报告114

第7章 应用系统设计实例(多功能测试器)116

7.1 多功能测试器的制作116

7.1.1 在硬件开发中提出的问题116

7.1.2 多功能测试器的设计思想117

7.1.3 硬件电路的组成118

7.2 100MHz计数器的制作及其在超声波测量中的应用121

7.3 可编程单脉冲发生器124

7.3.1 由系统功能描述时序关系125

7.3.2 流程图的设计126

7.3.3 系统功能的描述127

7.3.4 逻辑框图128

7.3.5 延时模块的描述及仿真128

7.3.6 功能模块Verilog-HDL描述的模块化方法132

7.3.7 输入检测模块的描述及仿真133

7.3.8 计数模块的描述136

7.3.9 可编程单脉冲发生器的系统仿真137

7.4 可编程单脉冲发生器的硬件实测141

8.2.1 存储器与波形数据143

8.2 数字式波形生成的基础知识143

8.1 直接数字频率合成器DDS143

第8章 应用系统设计实例(直接数字频率合成器)143

8.2.2 波形发生器的系统组成144

8.2.3 采用DDS方式的波形发生器144

8.2.4 DDS设计中的参数选择146

8.3 基于XC9572的DDS设计147

8.3.1 基于XC9572的DDS147

8.3.2 加法器的Verilog-HDL描述149

8.3.3 DDS的Verilog-HDL描述155

8.3.4 DDS的仿真结果158

8.3.5 目标文件的下载与硬件调试160

8.3.6 基于VB的波形数据生成方法161

第9章 Verilog HDL的系统设计实例(并行接口电路)165

9.1 打印口数据传送接口电路的设计165

9.1.1 打印口接口电路的应用问题165

9.1.2 微机打印口的基本结构165

9.1.3 打印口的数据格式166

9.2 基于打印口的数据传送167

9.2.1 用打印口实现数据传送的基本方案167

9.2.2 并行接口电路的系统组成167

9.2.3 时序设计方法171

9.2.4 代码分配时应考虑的问题173

9.3 数据传送电路的Verilog-HDL描述174

9.3.1 译码器的Verilog-HDL描述174

9.3.2 并行接口电路的Verilog-HDL描述174

9.3.3 与8255有数据交换情况下的仿真方法176

9.3.4 并行接口电路读写操作的仿真结果178

9.4 系统调试方法181

9.4.1 印刷电路板及其连接电缆181

9.4.2 并行接口板的安装及系统调试技术182

9.4.3 并行接口板与微机间的通信184

9.4.4 DLL库的生成方法188