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目 录2

第1部分 VHDL和CPLD设计实践2

第1章CPLD/FPGA设计工具使用2

1.1 ACTEL公司的EDA设计工具2

1.1.1 Libero 5.0软件工具的使用3

1.1.2 Libero 5.0仿真工具的使用8

1.1.3 Libero 5.0宏生成器的使用9

1.1.4 Libero 5.0原理图输入工具使用11

1.1.5 GCF文件的使用和语法16

1.2 ACTEL集成的第三方工具17

1.2.1 逻辑综合工具使用18

1.2.2逻辑综合操作练习33

1.3.1 设计输入40

1.3 ALTERA公司的EDA设计工具——Quartus Ⅱ40

1.3.2支持的第三方工具43

1.3.3项目设立44

1.3.4项目编译48

1.3.5延时分析53

1.3.6项目仿真55

1.3.7设计项目的下载编程操作56

1.4 IC设计实验教学大纲（参考）58

1.5数字IC设计开发系统60

1.6时钟设计实验IP核64

第2章IC前端设计实践71

2.1 在线逻辑分析仪的使用方法71

2.2设计双口RAM实现FIFO功能77

2.3利用可编程器件设计看门狗电路80

2.4把32bit RISC处理器置入FPGA84

2.5.1 PPC Core基本功能85

2.5用PLD器件设计通信系统85

2.5.2存储器管理单元86

2.5.3 通信处理模块CPM88

2.5.4实时嵌入式开发工具92

第2部分PCB设计实践96

第3章PCB设计工具的使用96

3.1 Orcad PCB设计工具96

3.2版图布局布线98

3.3 SPECCTRA编辑和自动化布线103

3.4 PSpice A/D仿真工具105

第4章PCB设计实践108

4.1 板级电路系统设计流程108

4.1.1 概述108

4.1.2建立Project109

4.1.3输入原理图110

4.1.4将原理图转换并输出到Layout板图111

4.1.5光绘输出115

4.2板级电路系统设计实践115

4.2.1概述115

4.2.2基本模块功能介绍116

4.2.3文件结构及工程的设置118

4.3 Allegro中的基本操作119

4.4 PCB可生产性123

4.5 PCB可测试性129

4.6 PCB文件打印输出131

第3部分 ASIC设计实践136

第5章ASIC设计工具使用136

5.1 集成设计环境——Cadence EDA工具136

5.2 ASIC设计流程136

5.3.1概述138

5.3 Cadence工具使用138

5.3.2 Cadence软件的环境设置140

5.3.3 Cadence软件的启动方法144

5.3.4库文件的管理145

5.3.5文件格式的转化147

5.4仿真工具Verilog—XL147

5.4.1 环境设置及仿真工具启动147

5.4.2 Verilog-XL的使用示例150

5.5 电路图设计工具Composer151

5.6电路模拟工具Analog Artist153

5.7 自动布局布线155

5.7.1 自动布局布线流程155

5.7.2 自动布局布线设计157

5.8版图设计及其验证157

5.8.1版图编辑器Virtuoso Layout Editor158

5.8.2版图验证工具Dracula159

第4部分 仿真实践162

第6章IBIS模型结构、创建与应用162

6.1 IBIS标准和资源162

6.1.1 IBIS标准历史162

6.1.2 IBIS资源163

6.1.3 IBIS模型来源163

6.1.4 IBIS的工具164

6.2基本IBIS164

6.2.1 基本IBIS文件结构164

6.2.2基本IBIS模型167

6.2.3终端和串联模型172

6.3.1 IBIS元件生成器184

6.3.2产生设计的NDD和NNL文件184

6.3创建IBIS模型184

6.3.3产生用于设计的IBIS框架文件185

6.3.4编辑IBIS框架文件186

6.3.5最终检查189

6.4 ICX IBIS模型190

6.4.1 工艺模型190

6.4.2创建技术模型192

6.4.3假设终端模型192

6.4.4驱动最优化模型194

6.4.5 ICX串联电阻196

6.5 高级IBIS模型198

6.5.1 差分模型198

6.5.2 多级驱动200

6.5.3 连接器和插座模型206

6.5.4动态箝位模型208

6.6创建EBD模型209

6.6.1 EBD模型结构209

6.6.2创建EBD模型212

6.7信号完整性和时序信息212

6.7.1 在IBIS模型中设置参考电压212

6.7.2信号完整性和时序电压215

6.7.3模型的继承221

6.7.4端口类型的继承221

6.8封装和连接器模型222

6.8.1物理配置223

6.8.2源数据或SPICE模型223

6.8.3 SPICE模型层级结构226

6.8.4执行spice2pkg226

6.8.5 spice2pkg输入文件语法226

6.8.6举例说明229

6.9 IBIS模型及其应用248

6.9.1 IBIS的背景及其发展248

6.9.2 IBIS模型249

6.9.3 IBIS模型的建模过程250

6.9.4 IBIS模型参数及模型示例250

6.9.5在使用IBIS模型中常遇到的问题和解决方法256

第5部分 集成电路版图设计262

第7章Apolloll设计工具262

7.1 概述262

7.1.1约定262

7.1.2使用窗口命令263

7.1.3使用模式匹配263

7.2.2 ApolloⅡ工具软件的管理264

7.2.1 系统所需的操作系统264

7.2系统设置和安装264

7.2.3授权文件265

7.2.4安装目录265

7.3数据结构265

7.4开始运行ApolloⅡ266

7.4.1命令设置267

7.4.2字符敏感性268

7.4.3应用窗口268

7.4.4启动在线帮助269

7.5单元管理270

7.6定义设计环境272

7.7 设计准备276

7.7.1 准备过程276

7.7.2Verilog网络列表文件281

7.7.3VHDL网络列表文件284

7.7.4操作参考库286

7.8网表选项设置291

7.8.1 网表选项（cmCmdExpand）291

7.8.2网表选项设置292

第8章版图设计295

8.1 版图设计295

8.1.1 打开Apollo中的库（geOpenlib）295

8.1.2创建顶层单元项目（geCreateCell）296

8.1.3合并网表（axgBindNetlist）297

8.1.4创建不在网格中的单元实例（dbCreateCellInst）297

8.1.5连接电源与地线焊点（aprPGConnect）298

8.1.6 pad/pin的设置300

8.2平面布置304

8.2.1 创建底盘规划304

8.2.2线性底版规划308

8.2.3放置块309

8.2.4布局调整310

8.2.5支持倒装芯片313

8.2.6手工移动／转换命令315

8.2.7创建组和区域317

8.2.8创建禁止布置区319

8.2.9创建宏焊点319

8.2.10将设计信息保存到输出文件中320

8.3扫描链321

8.3.1 分离扫描链322

8.3.2定义和优化扫描链322

8.3.3 创建扫描链和规定约束323

8.4线网预布线323

8.4.1带线预布线324

8.4.2矩形环预布线328

8.4.3 自定义导线预布线331

8.4.4宏单元和压焊盘预布线335

8.4.5标准单元预布线338

8.4.6模板预布线340

8.4.7删除预布线线网341

8.4.8快速布线（axgStartQuickPrerouter）341

8.5标准单元的布局342

8.5.1 设置布局选项（axgPlaceOptions）342

8.5.2 自动布局347

8.5.3布局资源管理器348

8.5.4最优化布局350

8.5.5设置布局状态354

8.6总线布线355

8.6.1 总线布线356

8.6.2布线向导359

8.6.3布线选项361

8.6.4布线网络群（axgRouteGroup）368

8.6.5全局布线368

8.6.6进行详细布线372

8.6.7布线最优化374

第9章版图仿真、设计规则检查和修改379

9.1版图修改379

9.1.1术语379

9.1.2 ECO能力379

9.2改变网表后更新版图380

9.2.1 执行无限制的ECO381

9.2.2执行“硅”ECO383

9.3改变版图后更新网表386

9.4.1 ECO比较和更新网表（auECOByNetCmp）387

9.4 ECO窗体387

9.4.2 回顾ECO历史（cmCmdECOHistory）389

9.4.3清除ECO变换（cmCmdECODump）390

9.4.4 ECO的布局（axgECOPlace）391

9.4.5 ECO布线（axgECORouteDesign）391

9.5 LVS和DRC393

9.5.1 运行LVS393

9.5.2运行DRC395

9.5.3 查看在LVS和DRC检查中发现的错误397

9.6数据输出397

9.6.1输出物理设计数据398

9.6.2逻辑设计数据导出402

9.6.3导出延时文件403

9.6.4 DSPF文件405

1O.1 MyChip Station的安装408

第10章版图设计实践408

10.2运行MyChip Station411

10.3版图编辑器的参数设定414

10.4版图编辑器LayEd的操作416

10.5 SPICE网表提取和电气规则检查426

10.5.1 网表提取和电器规则检查流程426

10.5.2运行LayNet427

10.6版图设计验证428

10.7倒相器电路版图设计432

10.8倒相器版图设计规则检查（DRC）验证443

10.9从倒相器版图提取SPICE网表444

10.10修改倒相器版图445

英汉名词缩略语对照表447

参考文献454

鸣谢455