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第1章　CISC微处理器的设计原理1

1.1　CISC微处理器的设计原则1

目录1

1.2　CISC微处理器的组成和功能2

1.3　微程序控制器的基本原理2

1.3.1　控制存储器2

1.3.2　微指令寄存器3

1.3.3　地址转移逻辑电路3

1.4　时序产生器的设计原理3

2.2　RISC微处理器的组成和功能5

第2章　RISC微处理器的设计原理5

2.1　RISC微处理器的设计原则5

2.3　硬联线控制器的基本原理6

2.4　时序产生器的设计原理6

第3章　课程设计的要求、原理及方法8

3.1　课程设计的题目和内容8

3.1.1　课程设计的题目8

3.1.2　课程设计完成的内容9

3.2　课程设计的基本要求9

3.3.3　设计机器指令格式和指令系统10

3.3.2　设计控制器的逻辑结构框图10

3.3　课程设计的具体步骤10

3.3.1　完成系统的总体设计10

3.3.4　设计时序产生器电路13

3.3.5　设计微程序流程图或CPU操作流程图13

3.3.6　设计操作控制器单元15

3.3.7　设计单元电路17

3.3.8　编写汇编语言源程序17

3.3.9　机器语言源程序17

3.3.10　其它操作18

3.4　考核方式18

4.1.1　ALU单元20

第4章　CISC/RISC模型机系统的单元电路20

4.1　运算器和状态条件寄存器单元20

4.1.2　状态条件寄存器单元22

4.1.3　暂存寄存器单元23

4.2　通用寄存器单元23

4.3　1:2分配器单元24

4.4　3选1数据选择器单元25

4.5　4选1数据选择器单元27

4.6　程序计数器单元28

4.7　地址寄存器单元29

4.8.1　ROM芯片的设计30

4.8　主存储器单元30

4.8.2　RAM芯片的设计32

4.8.3　ROM RAM芯片的设计34

4.9　指令寄存器单元37

4.10　时序产生器单元37

4.10.1　CISC模型机的时序产生器37

4.10.2　采用定长CPU周期RISC模型机的时序产生器38

4.10.3　采用变长CPU周期RISC模型机的时序产生器40

4.11　操作控制器单元43

4.11.1　微程序控制器单元43

4.11.2　硬联线控制器（采用定长CPU周期）51

4.11.3　硬联线控制器（采用变长CPU周期）54

4.12　顶层电路单元58

4.12.1　CISC模型机的顶层电路单元58

4.12.2　采用定长CPU周期的RISC模型机的项层电路单元58

4.12.3　采用变长CPU周期的RISC模型机的顶层电路单元58

4.13　输入／输出设备65

4.14　功能仿真和时序仿真66

4.14.1　CISC模型机上的仿真波形67

4.14.2　采用定长CPU周期的RISC模型机上的仿真波形72

4.14.3　采用变长CPU周期的RISC模型机上的仿真波形73

5.1.1　系统概述75

第5章　MAX+plus Ⅱ系统开发75

5.1　MAX+plus Ⅱ系统运行环境及软件安装75

5.1.2　软件安装76

5.2　MAX+plus Ⅱ工作环境81

5.2.1　MAX+plus Ⅱ管理器81

5.2.2　层次显示器87

5.2.3　图形编辑器87

5.2.4　图元编辑器88

5.2.5　文本编辑器89

5.2.6　波形编辑器89

5.2.7　编译器90

5.2.8　仿真器91

5.2.9　编程器92

5.3　MAX+plus Ⅱ开发流程93

5.3.1　设计输入93

5.3.2　编译处理与仿真98

5.3.3　器件编程105

附录一　GW48 EDA实验开发系统的面板结构图106

附录二　GW48 EDA系统结构图信号名与芯片引脚对照表107

参考文献110