VERILOG数字系统设计：RTL综合、测试平台与验证 第2版2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载

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第1章 基于Verilog的数字系统设计自动化1

1.1　数字设计流程1

1.1.1　设计输入1

1.1.2　Verilog中的测试平台3

1.1.3　设计确认3

1.1.4　编译和综合5

1.1.5　综合后仿真6

1.1.6　时序分析6

1.1.7　生成硬件电路6

1.2　Verilog硬件描述语言7

1.2.1　Verilog的演进7

1.2.2　Verilog的属性8

1.2.3　Verilog语言9

1.3　小结9

习题9

参考文献9

第2章 Verilog的寄存器传输级设计11

2.1　寄存器传输级设计11

2.1.1　控制部分和数据部分的划分11

2.1.2　数据部分11

2.1.3　控制部分12

2.2　Verilog基础13

2.2.1　硬件模块13

2.2.2　原语例化14

2.2.3　连续赋值14

2.2.4　条件表达式14

2.2.5　过程块15

2.2.6　模块例化15

2.3　Verilog中的元件描述16

2.3.1　数据元件16

2.3.2　控制器21

2.4　测试平台24

2.4.1　一个简单的测试例子24

2.4.2　任务和函数25

2.5　小结25

习题25

参考文献25

第3章　Verilog语言的概念26

3.1　硬件描述语言的特征26

3.1.1 时序26

3.1.2　并发性27

3.1.3　时序和并发性的例子28

3.2　模块基础知识&29

3.2.1　代码格式29

3.2.2　逻辑值系统29

3.2.3　网线和变量30

3.2.4　模块30

3.2.5　模块的端口30

3.2.6　命名30

3.2.7　数字31

3.2.8　数组32

3.2.9　Verilog运算符33

3.2.10　Verilog的数据类型37

3.2.11　数组标号41

3.3　Verilog仿真模型43

3.3.1　连续赋值语句43

3.3.2　过程赋值语句46

3.4　编译指令50

3.4.1　｀timescale50

3.4.2　｀default_nettype50

3.4.3　｀include50

3.4.4　｀define50

3.4.5　｀ifdef,｀else和｀endif51

3.4.6　｀unconnected_drive51

3.4.7　｀celldefine和｀endcelldefine51

3.4.8　｀resetall51

3.5　系统任务和函数51

3.5.1　显示任务51

3.5.2　文件I/O任务51

3.5.3　时间刻度任务52

3.5.4　仿真控制任务52

3.5.5　时序检查任务52

3.5.6　PLA建模任务52

3.5.7　实数转化函数53

3.5.8　其他函数和任务53

3.6　小结53

习题53

参考文献57

第4章 组合电路描述58

4.1　模块连线58

4.1.1　端口58

4.1.2　互连59

4.1.3　线网值和时序59

4.1.4　一个简单testbench60

4.2　门级逻辑61

4.2.1　门原语61

4.2.2　用户定义原语62

4.2.3　延迟格式63

4.2.4　模块参数64

4.3　层次化结构66

4.3.1　简单层次67

4.3.2　向量声明68

4.3.3　迭代结构69

4.3.4　模块路径延迟71

4.4　赋值语句中的描述表达式73

4.4.1　按位运算符&73

4.4.2　并置运算符74

4.4.3 向量运算75

4.4.4　条件运算75

4.4.5　赋值中的算术表达式78

4.4.6　表达式中的函数78

4.4.7　总线结构79

4.4.8　线网声明赋值80

4.5　行为组合描述81

4.5.1　简单过程块81

4.5.2　时序控制81

4.5.3　内部指定延迟83

4.5.4　阻塞和非阻塞赋值83

4.5.5　过程if-else语句85

4.5.6　过程case语句86

4.5.7　过程for语句88

4.5.8　过程while循环89

4.5.9　多级描述89

4.6　组合综合91

4.6.1 门级综合91

4.6.2　连续赋值综合92

4.6.3　行为综合93

4.6.4　混合综合95

4.7　小结95

习题95

参考文献96

第5章 时序电路描述97

5.1　时序模型97

5.1.1　反馈模型97

5.1.2　电容模型97

5.1.3　隐含模型98

5.2　基本存储器元件98

5.2.1 门级原语98

5.2.2　用户定义时序原语100

5.2.3　使用赋值的存储器单元101

5.2.4　行为存储器单元102

5.2.5　触发器时序107

5.2.6　存储器向量和数组110

5.3　功能寄存器114

5.3.1　移位寄存器114

5.3.2　计数器117

5.3.3　LFSR和MISR119

5.3.4　堆栈和队列121

5.4　状态机编码125

5.4.1　Moore状态机125

5.4.2　Mealy状态机127

5.4.3　Huffman编码风格130

5.4.4　多模块化描述风格132

5.4.5　基于ROM的控制器132

5.5　时序综合134

5.5.1　锁存器模型135

5.5.2　触发器模型135

5.5.3　存储器初始化136

5.5.4　通用时序电路综合137

5.6　小结137

习题137

参考文献139

第6章 设计的测试与验证140

6.1　测试平台140

6.1.1　组合电路测试140

6.1.2　时序电路测试141

6.2　测试平台技术143

6.2.1　测试数据144

6.2.2　对仿真的控制144

6.2.3　设置数据限制144

6.2.4　采用同步数据146

6.2.5　输出结果的同步显示146

6.2.6　交互式测试平台147

6.2.7　随机的时间间隔149

6.2.8　数据缓存的应用151

6.3　设计的验证151

6.4　断言验证152

6.4.1　断言验证的优点152

6.4.2　开放式验证库153

6.4.3　断言监视器的应用153

6.4.4　断言的模板159

6.5　基于文本的测试平台161

6.6　小结161

习题162

参考文献162

第7章 详细建模163

7.1　开关级建模163

7.1.1　开关级原语163

7.1.2　基本开关164

7.1.3 CMOS门165

7.1.4　传输门逻辑168

7.1.5　开关级存储器单元172

7.2　强度建模177

7.2.1　强度值177

7.2.2　决策使用的强度178

7.2.3　强度衰减181

7.3　小结183

习题183

参考文献184

第8章 RTL设计与测试185

8.1　时序乘法器185

8.1.1　移位相加实现乘法的过程185

8.1.2　时序乘法器的设计187

8.1.3　乘法器的测试191

8.2　冯·诺伊曼处理器模型194

8.2.1　处理器与存储器模型194

8.2.2　处理器模型的详细介绍195

8.2.3　加法处理器的设计196

8.2.4　数据通路的设计196

8.2.5　控制部分的设计197

8.2.6　AddingCPU的Verilog描述197

8.2.7　加法处理器的测试201

8.3　CPU的设计与测试205

8.3.1　处理器功能的详细介绍206

8.3.2　SAYEH的数据通路207

8.3.3　SAYEH的Verilog描述209

8.3.4　SAYEH顶层的测试平台219

8.3.5　测试排序程序223

8.3.6　SAYEH的硬件实现224

8.4　小结224

习题224

参考文献225

附录A 关键字列表226

附录B 常用的系统任务和函数227

附录C 编译指令234

附录D Verilog的正式语法定义235

附录E　Verilog断言监视器258