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第一部分 设计4

第1章 绪论4

1.1 当前SoC的结构4

1.2 SoC设计中的问题7

1.3 硬件-软件协同设计11

1.3.1 协同设计流程12

1.3.2 协同设计工具15

1.4 核库、EDA工具和网址16

1.4.1 核库17

1.4.2 EDA工具和提供商18

1.4.3 网上站点22

参考文献23

第2章 逻辑核的设计方法25

2.1 SoC设计流程25

2.2 设计复用的一般原则27

2.2.1 同步设计27

2.2.2 存储器和混合信号设计28

2.2.4 时钟分配29

2.2.3 片上总线29

2.2.5 清零/置位/复位信号31

2.2.6 物理设计31

2.2.7 可交付模型32

2.3 软核和固核的设计流程33

2.3.1 设计流程33

2.3.2 软核/固核的开发流程34

2.3.3 RTL设计规则35

2.3.4 软核/固核产品化35

2.4.1 硬核设计中的特有问题36

2.4 硬核设计流程36

2.4.2 硬核开发流程37

2.5 交付检查表与可交付的核38

2.5.1 交付检查表38

2.5.2 软核交付39

2.5.3 硬核交付40

2.6 系统集成40

2.6.1 使用硬核设计40

2.6.2 使用软核设计41

2.6.3 系统验证41

参考文献42

第3章 存储器与模拟核的设计方法43

3.1 使用大容量的嵌入式存储器的原因43

3.2 嵌入式存储器的设计方法46

3.2.1 电路技术46

3.2.2 存储器编译器52

3.2.3 仿真模型54

3.3 模拟电路的技术要求55

3.3.1 模/数转换器55

3.3.2 数/模转换器58

3.3.3 锁相环59

3.4 高速器件60

3.4.1 Rambus ASIC单元60

3.4.2 IEEE 1394串行总线(Firewire)PHY层61

3.4.3 高速I/O61

参考文献63

第4章 设计的确认64

4.1 核级确认64

4.1.1 核的确认方案64

4.1.2 测试平台66

4.1.3 核级时序验证68

4.2 核接口的验证70

4.2.1 协议验证70

4.2.2 门级仿真71

4.3 SoC的设计确认71

4.3.1 协同仿真72

4.3.2 硬仿真75

4.3.3 硬件原型76

参考文献77

5.1 微处理器核78

第5章 核及SoC设计实例78

5.1.1 V830R/AV超标量RISC核82

5.1.2 PowerPC 603e G2核的设计83

5.2 关于存储器核生成器85

5.3 核的集成和片上总线85

5.4 SoC设计实例87

5.4.1 媒体处理器87

5.4.2 机顶盒SoC系统的可测性91

参考文献92

第6章 数字逻辑核的测试95

6.1 SoC测试问题95

第二部分 测试95

6.2 访问、控制及隔离96

6.3 IEEE P1500的成果98

6.3.1 无边界扫描的核99

6.3.2 核测试语言101

6.3.3 带有边界扫描的核102

6.4 核测试和IP保护107

6.5.1 核可测性的方针109

6.5.2 高层次测试综合109

6.5 用于设计复用的测试方法109

6.6 微处理器核的测试110

6.6.1 内建自测试方法110

6.6.2 举例：ARM处理器核的可测性114

6.6.3 对微处理器核的调试支持115

参考文献116

第7章 嵌入式存储器的测试118

7.1 存储器的故障模型和测试算法118

7.1.1 故障模型118

7.1.2 测试算法120

7.1.3 测试算法的有效性121

7.1.4 用多数据背景来修改测试122

7.1.5 多端口存储器时的修改123

7.1.6 用于双缓冲存储器的算法123

7.2 嵌入式存储器的测试方法125

7.2.1 用ASIC功能测试方法进行测试分析125

7.2.2 直接访问的测试应用125

7.2.3 扫描寄存器或环绕寄存器的测试应用126

7.2.4 存储器内建自测试126

7.2.5 通过片上微处理器进行测试130

7.2.6 嵌入式存储器测试算法小结132

7.3 存储器的冗余和修复133

7.3.1 硬修复135

7.3.2 软修复135

7.4 检错和纠错编码135

7.5 含大型嵌入式存储器的SoC的生产测试136

参考文献137

第8章 模拟和混合信号核的测试140

8.1 模拟参数及特性140

8.1.1 数/模转换器140

8.1.2 模/数转换器142

8.1.3 锁相环145

8.2 用于模拟核的可测性设计和内建自测试方法147

8.2.1 Fluence Technology公司的模拟BIST方案147

8.2.2 LogicVision公司的模拟BIST方案149

8.2.3 通过片上微处理器进行测试150

8.2.4 IEEE P1149.4152

8.3 特殊模拟电路的测试154

8.3.1 Rambus ASIC单元154

8.3.2 1394串行总线/Firewire的测试154

参考文献157

第9章 Iddq测试159

9.1 物理缺陷159

9.1.1 桥接(短路)159

9.1.2 栅氧化缺陷163

9.1.3 开路(断线)163

9.1.4 Iddq测试的有效性166

9.2 SoC中Iddq测试的困难168

9.3 基于Iddq测试的设计172

9.4 Iddq测试设计规则176

9.5 Iddq测试向量的产生177

参考文献180

第10章 生产测试183

10.1 生产测试流程183

10.2 全速测试184

10.2.1 RTD和无效周期184

10.2.2 Fly-by186

10.2.3 速度分类187

10.3 产能和材料传送188

10.3.1 测试后勤188

10.3.3 多DUT测试189

10.3.2 测试仪器设置189

参考文献190

第11章 总结与结论191

11.1 总结191

11.2 未来的前景193

附录A 设计复用的RTL指导原则194

A.1 命名习惯194

A.2 编码的一般指导原则195

A.3 面向综合的RTL开发196

A.4 RTL检查197