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第1章 EDA技术概述1

1.1 EDA技术及其发展概况1

1.2 EDA技术的基本特征和设计工具3

1.2.1 EDA技术的基本特征3

1.2.2 EDA设计工具5

1.2.3 EDA技术的优势8

1.3 EDA技术的实现目标和设计流程9

1.3.1 EDA技术的实现目标10

1.3.2 EDA设计主要流程11

1.3.3 数字集成电路的设计流程12

1.3.4 模拟集成电路的设计流程13

1.4 硬件描述语言14

1.4.1 VHDL15

1.4.2 Verilog HDL15

1.4.3 ABEL-HDL16

1.4.4 Verilog HDL和VHDL的比较17

1.5 EDA技术与ASIC设计18

1.5.1 ASIC的特点与分类18

1.5.2 ASIC的设计方法19

1.5.3 IP核复用技术与SOC设计21

1.6 EDA技术的发展趋势24

习题26

第2章 可编程逻辑器件基础27

2.1 概述27

2.1.1 可编程逻辑器件发展历程27

2.1.2 可编程逻辑器件分类28

2.1.3 可编程逻辑器件的优势31

2.2 PLD器件的基本结构31

2.2.1 基本结构32

2.2.2 电路符号33

2.2.3 PROM34

2.2.4 PLA35

2.2.5 PAL37

2.2.6 GAL38

2.3 CPLD/FPGA的结构特点39

2.3.1 Lattice公司的CPLD/FPGA40

2.3.2 Xilinx公司的CPLD/FPGA42

2.3.3 Altera和Actel公司的CPLD/FPGA45

2.4 可编程逻辑器件的基本资源45

2.4.1 功能单元46

2.4.3 布线资源47

2.4.2 输入—输出焊盘47

2.4.4 片内RAM50

2.5 可编程逻辑器件的编程元件50

2.5.1 熔丝型开关51

2.5.2 反熔丝型开关51

2.5.3 浮栅编程元件52

2.5.4 基于SRAM的编程元件55

2.6 可编程逻辑器件的设计与开发55

2.6.1 CPLD/FPGA设计流程56

2.6.2 CPLD/FPGA开发工具58

2.7.1 边界扫描测试法概述61

2.7 可编程逻辑器件的测试技术61

2.7.2 JTAG边界扫描寄存器62

2.7.3 JTAG BST的操作控制64

习题66

第3章 Altera的CPLD/FPGA68

3.1 概述68

3.2 Altera的CPLD结构特点72

3.3 Altera的FPGA结构特点76

3.3.1 ACEX 1K器件的结构76

3.3.2 APEX 20K/20KE器件的结构83

3.4.1 ByteBlaster及其使用94

3.4 Altera的CPLD/FPGA的配置94

3.4.2 CPLD器件的配置96

3.4.3 FPGA器件的配置97

习题102

第4章 原理图输入设计方式103

4.1 原理图设计的流程103

4.2 Quartus Ⅱ原理图设计106

4.2.1 半加器原理图输入106

4.2.2 半加器编译111

4.2.3 半加器仿真113

4.2.4 全加器设计与仿真116

4.3 MAX+plus Ⅱ原理图设计118

4.3.1 原理图设计输入118

4.3.2 编译与手动调整123

4.3.3 仿真与时间特性分析127

4.3.4 编程下载131

4.4 基于LPM宏单元库的设计134

4.4.1 LPM宏单元库134

4.4.2 LPM设计举例136

习题138

5.1 HDL输入设计的流程141

第5章 HDL输入设计方式141

5.2 MAX+plus Ⅱ的VHDL输入设计142

5.2.1 源文件编辑输入142

5.2.2 编译、仿真与测试145

5.2.3 MAX+plus Ⅱ在Windows 2000上的安装设置151

5.3 Quartus Ⅱ的VHDL输入设计151

5.3.1 创建工程文件151

5.3.2 编译153

5.3.3 仿真155

5.4.1 顶层VHDL文件设计157

5.4 Quartus Ⅱ设计正弦信号发生器157

5.4.2 正弦信号数据ROM定制161

5.4.3 仿真与测试164

5.4.4 使用嵌入式逻辑分析仪进行实时测试167

5.5 Synplify Pro的VHDL输入设计170

5.5.1 用Synplify Pro综合的过程172

5.5.2 Synplify Pro与MAX+plus Ⅱ的接口176

5.5.3 Synplify Pro与Quartus Ⅱ的接口177

5.6 Synplify的VHDL输入设计178

习题182

6.1.1 半加器的VHDL描述183

第6章 VHDL语言初步183

6.1 VHDL的程序结构183

6.1.2 实体184

6.1.3 结构体185

6.2 VHDL的基本语法187

6.2.1 数据对象187

6.2.2 数据类型189

6.2.3 VHDL的运算操作符190

6.3 并行赋值语句191

6.3.1 简单信号赋值语句191

6.3.2 条件信号赋值语句（when-else语句）192

6.3.3 选择信号赋值语句（with-select语句）193

6.4 进程（process）语句193

6.5 顺序赋值语句195

6.5.1 if语句195

6.5.2 case语句196

6.6 VHDL描述组合逻辑电路197

6.6.1 七段显示译码器197

6.6.2 双向总线198

6.6.3 优先编码器199

6.6.4 8位加法器200

6.7 VHDL描述时序逻辑电路201

6.7.1 触发器201

6.7.2 寄存器203

6.7.3 计数器204

6.7.4 状态图描述206

习题207

第7章　VHDL数字系统设计方法及举例210

7.1 结构化设计方法与举例210

7.1.1　结构化设计方法210

7.1.2　结构化设计举例——数字跑表213

7.1.3　结构化设计举例——数字频率计220

7.1.4　结构化设计举例——音乐演奏电路223

7.2　寄存器传输级设计及举例227

7.2.1　算术状态机227

7.2.2　寄存器传输级定义229

7.2.3　寄存器传输级设计方法230

7.2.4　寄存器传输级设计举例——二进制乘法器234

7.2.5　寄存器传输级设计举例——正负脉宽数控信号发生器237

7.2.6 寄存器传输级设计举例——十字路口交通信号控制系统240

习题243

8.1.1 时钟匹配队列原理246

第8章 VHDL在通信系统中的应用实例246

8.1 时钟匹配队列246

8.1.2 从算法模型到VHDL描述的转换247

8.2 BCH编码和译码250

8.2.1 BCH编码原理250

8.2.2 BCH的译码254

8.2.3 BCH译码的校正子计算实例代码258

8.3 块交织和反交织267

8.3.1 交织器基本原理267

8.3.2 块交织实现原理268

8.3.3 交织／解交织实现代码270

8.4 卷积编码和Viterbi译码277

8.4.1 卷积编码原理277

8.4.2 卷积编码的实现代码278

8.4.3 Viterbi译码的基本原理281

8.4.4 Viterbi译码的实现282

8.4.5 Viterbi译码实例代码285

习题299

附录 EDA实验系统简介300

参考文献307